Feldeffekttransistoren:
JFET, MESFET und MOSFET

Matthias Kreier

4. Juli 2005

HUMBOLD-UNIVERSITÄT ZU BERLIN

Institut für Physik

Seminar „Physik der Halbleiterbauelemente“

Feldeffekttransistoren – JFET, MESFET und MOSFET

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Gliederung

1	Einführung

Abkürzungen, Motivation, Historisches sowie Vor- und

Nachteile von Feldeffekttransistoren

2	JFET und MESFET

2.1	Grundlegender Aufbau

2.2	Strom-Spannungs-Verhalten

2.3	allgemeine Ladungsverteilung

2.4	selbstsperrender FET (Anreicherungstyp, normally-off)

2.5	Feldabhängige Beweglichkeit

3	MOSFET

3.1	allgemeiner Aufbau

3.2	Nichtgleichgewichtsbedingungen

3.3	Linearer Bereich und Sättigungsbereich

3.4	Bauformen und Strukturen

3.5	Nonvolatile Memory Devices

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1.1 Abkürzungen

Transistor	Transfer Resistor

FET	FeldEffektTransistor (field effect transfer resistor)

JFET	JunctionFET (1952 Shockley)

IGFET	Insulated Gate FET

MESFET	MEtal-Semiconductor FET (1966 Mead)

MOSFET	MetalOxidSemiconductor FET

NMOS/PMOS	N-doped MOS / P-doped MOS

CMOS	Complementary MOS

HEMT	High Electron Mobility Transistor

TTL	TransistorTransistorLogic

NVRAM	Non Volatile Random Access Memory

EPROM	Erasable Programmable Read Only Memory

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1.2 Motivation

Warum wird ein Computerprozessor warm?

Warum hat mein Computernetzteil +5V, +12V und +3,3V?

Was ist ein CMOS-Sensor meiner Digitalkamera?

Warum sind TFT-Displays besser als STN/TSTN LCDs?

Wie funktioniert die Flashtechnologie in SD-Karten und USB-Sticks?

Warum muß man sich beim Umgang mit CMOS erden?

Wie klein und leicht können Handys werden?

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1.3 Historisches

1926	Patentanmeldung von Julius Edgar Lilienfeld [U.S. 1,745,175 (1930)]

1934	Patentanmeldung von Oskar Ernst Heil [British Patent 439,457 (1935)]

1947	Im Dezember entsteht an den Bell Lab. der erste bipolare

Transistor: W. B. Shockley, John Bardeen & Walter Brattain

1948	Untersuchung der Theorie von William B. Shockley und G. L.

Pearson [„Modulation of Conductance of Thin Films of Se...“, Phys. Rev, 74, 232 (1948)]

Probleme bei Umsetzung der Theorie: surface states

(reproduzierbar gute Halbleiter-Isolator-Grenzflächen)

1960	D. Kahng und M. M. Attalla: erster FET (Siliziumbasis)

[„Silicon-Silicon Dioxide Field Induced Surface Devices“, IRE Solid-State Device Res. Conf.,

Carnegie Institute of Technology, Pittsburgh, Pa., 1960]

1963	IGFET von S. R. Hofstein und F. P. Heiman

1964	MOS Transistor von C. T. Sah

1965	Gordon E. Moore: Moore's Law, e.g. 65000 on a chip in 1975

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1.4 Vor- und Nachteile

Nachteile:	- prinzipiell schlechte Hochfrequenzeigenschaften auf-

grund geringer Oberflächenbeweglichkeit der

Ladungsträger im Kanal

- geringere Sperrspannungen als Bipolare Transistoren

und IGBTs (Insulated Gate Bipolar Transistor)

Vorteile:	- Steuerung der Leitfähigkeit stromlos (kapazitiv), also

leistungslos

- einfacher Herstellungsprozess – integrierte Schaltung

- Verkleinerungspotential sehr hoch (Moore's Law)

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2.1 Junction Field Effect Transitor (JFET)

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2.2 Strom-Spannungs-Verhalten

3 Bereiche:

1) linearer Bereich

2) Sättigungsbereich

3) Durchbruchbereich

(breakdown, punch through)

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2.3 allgemeine Ladungsverteilung

Annahmen:

1) Kanaländerung langsam

2) abrupte Verarmungszone

3) konstante Beweglichkeit

Verarmungsbreiten:

pinch-off Strom & Spannung

(Abschnürstrom und -spannung)

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2.3 allgemeine Ladungsverteilung - Leitfähigkeit

Durchlassleitfähigkeit (transconductance gm):

Kanalleitfähigkeit (channel conductance, drain conductance gD):

drain conductance im linearen Bereich (VD → 0):

transconductance im Sättigungsbereich:

mit

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2.4 selbstsperrender FET (normally off)

selbstleitend selbstsperrend

(normally on) (normally off)

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2.5 Feldabhängige Beweglichkeit

Abhängigkeit der Driftge-

schwindigkeit vom

elektrischen Feld:

linearer Zusammenhang

nur gültig für kleine Feld-stärken, bei großen

Feldstärken:

Sonderverhalten GaAs:

Bandstruktur (Tafel)

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2.5 Feldabhängige Beweglichkeit

rechts: Zwei-Regionen-Modell

unten:

Näherung für die Abhängigkeit der Geschwindigkeit vom elektrischen Feld

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Feld unter dem Gate

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Querschnitt eines Kanals – relevante Meßgrößen

GaAs MESFET im Sättigungsbereich Querschnitt durch den Kanal

elektrisches Feld

Driftgeschwindigkeit der Elektronen

Raumladung im Kanal

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3 MOSFET

MISFET (Metal Insulator Semiconductor Field Effect Transistor):

Ge, Si und GaAs mit SiO2, Si3N4 und Al2O3

wichtigster Vertreter: die Si-SiO2 Kombination

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Moore's Law

Originalgrafik Gordon E. Moore 1965

Mooresche Gesetze:

(1)	Die Anzahl an Komponenten

je Chip verdoppelt sich im

Schnitt alle 18 Monate.

(2)	Die Kosten je Bauelement

(in integrierter Schaltung)

sinkt exponentiell (35%/Jahr)

während die Kosten einer

FAB exponentiell steigen.

(2025: FAB ~ 1 Billion $)

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Moore's Law: Strukturgröße

Links: Vorhersage aus S. Sze 1980

State-of-the-art 2005:

Lithographie mit 248 nm

kleinste Strukturgröße: ~ 90 nm

(z.B. FET Kanallänge, möglich mit phasenkompen-sierten Masken und spez. chemischen Verfahren)

Positionierungsgenauigkeit der

Masken: 45 nm

Kernspannung: ~ 1,2 Volt

Leistungsverbrauch eines Hoch- leistungsprozessors: 130W

107 transistoren bei 1,5 GHz ~ 130 W

108 transistoren bei 10 Ghz ~ 10 kW/cm2 !!

(Leistungsdichte eines Düsentriebwerkes)

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Moore's Law: Transistoren je DIE

Links:

Vorhersage aus S. Sze 1980

State-of-the-art 2005:

Pentium M Dothan

Transistoren: 140 Millionen

DIE-Größe: 83,6 mm2

Vcore: 1,260 V

Taktfrequenz: 2 Ghz

Fertigungsprozess: 90 nm

Leistungsabgabe: 21 W

1978	Motorolla	68.000 (Amiga)

1985	386 DX	275.000

1993	Pentium	3.300.000

2005	Pentium M	140.000.000 (Dothan)

2006	Cell	234.000.000

2006	Itanium2	1.720.000.000 (Montecito, announced in 2/2005)

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Moore's Law

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3.1 Allgemeiner Aufbau eines MOSFETs

n-Kanal selbstsperrender MOSFET

(normally-off oder enhancement-type)

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3.2 Nichtgleichgewichtsbedingungen

Zweidimensionales Banddiagramm

eines n-Kanal MOSFETs

(a)	Konfiguration des Bauelementes

(b)	Banddiagramm für unbeschal-

tetes Bauelement

(c)	Gleichgewichtsbedingung unter

einer Gate-Spannung (Inversion)

(d)	Nichtgleichgewichtsbedingung

bei Gate- und Drainspannung

Ei imref der Minoritätsladungsträger

EFp imref für Löcher

EFn imref für Elektronen

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3.2 Nichtgleichgewichtsbedingungen

Oberflächenladung pro Fläche (starke Inversion) ist gegeben durch:

QS = Qn + QB

'Bulk'-Ladungsträger:

Ladungen von Minoritätsladungsträgern in Inversionsschicht:

bzw.:

(1)

Für praktische Dotierungen von Silizium ist xi relativ klein, im Bereich von 30 bis 300 Å. Gleichung (1) ist die Grundgleichung für 'long-channel' MOSFETs und numerisch zu lösen.

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3.3 Linearer Bereich und Sättigungsbereich

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3.4 Bauformen von MOSFETs

n-Kanal p-Kanal

vier Arten von MOSFET

Anreicherungstyp (enhancement):

ID erst oberhalb Schwellspannung VT (threshold)

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3.4 MOSFET Strukturen - HMOS

High-performance MOS

(a) single implantation

(b) double implantation

p1 threshold control implant

p2 punch-through control implant

Prinzip:

- höheres Dopinglevel in Oberflächenregion

Effekt:

– Beeinflussung der Schwellenspannung

- Erhöhung der punch-through-Spannung

- Senkung der Drainkapazität

- Minimierung von short-channel Effekten

Nachteil:

- schlechteres Subschwellenverhalten

(large subthreshold swing)

- erhöhte Substratspannungsempfindlichkeit

(VBS)

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3.4 MOSFET Strukturen – DMOS, DIMOS

(a) Double-diffused MOS (DMOS)

Prinzip:

- Kanallänge durch höhere Diffusionsrate des

p-dopants im Verhältnis zum n+-dopant in

Source bestimmt

- nach Kanal folgt leicht dotierte Driftregion

(b) Double-Implanted MOS (DIMOS)

– Herstellung von Source und Drain mit poly-

kristallinem Gate als Maske

Vorteile:

- sehr kurze Kanäle

- Kanallänge unabhängig von Lithographie

- gute punch-through Kontrolle wegen des

stark dotierten p-Schildes

- schwach dotierte Driftregion minimiert

Spannungsabfall über dieser Region durch

gleichmäßiges Feld – velocity saturation

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3.4 MOSFET Strukturen – Thin-Film Transistor

Thin-Film Transistor (TFT)

Halbleiter- (z.B. CdS) und Isolator-

schichten werden nacheinander

aufgewachsen, um das Bauteil zu

bilden.

Durch Schichtaufbau entstehen mehr Defekte und Kristallfehler in den Schichten als in vergleichbaren Einzelkristallhalbleitern, daher sind die Transportprozesse im TFT kompilizierter.

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3.4 MOSFET Strukturen – Silicon-On-Insulator

silicon-on-insulator (SOI), u. a. silicon-on-sapphire (SOS, Al2O3), silicon-on-nitride (Si3N4) und silicon-on-oxide (SiO2)

Bauelemente werden im Standard MOS-Prozess hergestellt.

Amorphe Siliziumschichten können per Laser kristallisiert werden.

High defect density in Si-film, high trap density in Si-insulator interface

Ultra-high-speed operations

3D device configuration

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3.4 MOSFET Strukturen – VMOS, UMOS

(a) vertical or V-shaped grooved MOS

(b) U-shaped grooved MOS

- Hergestellt auf <100>-orientierten

Silizium-Substraten

- Dotierungsverteilung wie DMOS

- gemeinsames Drain an Unterseite

Vorteile:

Viele Bauelemente können parallelge-

schaltet werden: Geeignet für hohe

Ströme und große Leistungen.

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3.4 MOSFET Strukturen – HEXFET

- Aufbau ähnlich DMOS

- hohe Packungsdichte (~105 hex. Zellen/cm2)

- Durchgangswiderstand (on-resistance) sehr

klein

- 100A mit Sättigungsspannungen ähnlich

eines Bipolartransistors erreichbar

(R = 0,05Ω)

R ~ 6NZ/L

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3.5 Nonvolatile Memory Devices

(a) floating-gate NVRAM

(b) MIOS nonvolatile memory

(Metal Insulator Oxid Semic.)

Ladung im Gate bzw. Oxid-Isola-

torschicht verschiebt Schwellen-

spannung – FET ist 'on' oder 'off'

Ladung bleibt bis zu 100 Jahre

Löschen mit Gatespannung oder

andere Einflüsse (z.B. UV-Licht)

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3.5 Nonvolatile Memory Devices – SAMOS, FAMOS

FAMOS

floating-gate avalanche-injection MOS

memory

d1 ~ 1000 Å

Beschreiben per Lawine von Drain

Löschen mit UV oder x-ray

SAMOS

stacked-gate avalanche-ingection MOS

Beschreiben und Löschen elektrisch

ΔVT ~ VG und Schreib/Löschzeit

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Flash und Complementary MOS

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TwinFlash

Matthias Kreier

2005-06-23T21:50:06